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我设计了一个简单的双通道滤波器来消除给定频率的一些噪声。

该滤波器在给定的测试信号上产生以下输出：

测试信号是使用测试平台生成的：

for那么，当我将循环Filter从向下计数循环更改为向上计数循环时，为什么会得到不同的输出？

这有什么区别？在这两种情况下，循环都从0到计数，(LENGTH - 1)并且过滤器是对称的。为什么计数方向对结果有影响？

如何在 ubuntu 16.04 中增加 vivado hls 中的堆栈大小？

谢谢

Xilinx 系统生成器可用于原始 MATLAB 参考模型和实际硬件板之间的协同仿真。我们能否在原始 C++ 参考模型（在 HDL 的数据类型和算法优化之前）和 VIVADO HLS 中的实际硬件板之间遵循类似的程序进行协同仿真？

我正在尝试使用Vitis 库中的 BLAS L1 实现，我想将总线宽度设置为 128 位，我正在使用ap_int.h标头来定义ap_int<128>结构。

我用 VITIS HLS 模块实现了一个 OpenCl 内核，但是返回的结果是错误的（它适用于 int32_t* 类型作为输入向量）

是否有另一种方法来设置总线宽度或定义parallely processed entries- 在amin 函数中？

我正在 vivado hls 中实现一个简单的图像转换过滤器。我已附上以下文件：

可合成部分：

测试台部分：

模拟部分给了我一个正确的结果，但是当我尝试合成它时，我得到了这些错误

PS：我知道使用流是一种更好的数据传输方式，而不是使用数组，我的目标是使用数组实现一个简单的实现，然后使用流等不同的编译指示对其进行优化。

提前致谢

我正在通过在 hls 中实现的中值滤波器，可以在https://cas.tudelft.nl/Education/courses/et4351/Median.pdf找到

这可能是一个愚蠢的问题，但我无法理解行缓冲区的第一个元素是如何被填充的。这是代码

行缓冲区的初始填充是否应该具有不同的逻辑，例如

linebuf[i][c]= in_pix[r][c];

如果你有这样的逻辑，我只是​​不明白这些值是如何存储line_buffer[i][c] = line_buffer[i+1][c];的 我还看到输入的像素值存储在

但是这种存储发生在之后

linebuf 中到底存在什么r=0 and c=0

有人可以帮助我了解这是如何工作的吗？我在理解 vivadohls 中的 2d 卷积示例时遇到了同样的问题。

提前致谢

我想通过 HLS 创建 8x1 MUX IP BLOCK。MUX 块应该是 8 个输入和单个输出。八个输入流：每个输入流数据宽度：32 位，输出应为 32 位的单个输出流。我尝试使用下面的代码，但在模拟输出中不是。我错过了这个实现背后的一些逻辑。谁能指导我。

我经常收到错误消息

警告：[RTGEN 206-101] 端口“xy”没有扇入或扇出，处于悬空状态。请使用 C 语言仿真确认此函数参数可以读取或写入。

C 模拟和综合通过。端口有时悬空的一般原因是什么？我该如何调试它？解决它们重要吗？

我正在计算输入数据的增量平均值（这是一个由 6 个元素组成的数组，所以我最终会得到 6 个平均值）。

这是我每次有新的输入数组可用时使用的代码（显然我更新了样本数 ecc ...）：

其中代码中的所有数据都是数组或以下类型的单个数字：

从我的综合报告来看，这个循环有 324 个延迟和 54 个迭代延迟，主要是由除法运算引起的。

有什么方法可以提高除法的速度吗？我尝试使用 hls_math 和 divide 函数，但它似乎不适用于我的数据类型。

编辑 1：我在 vivado HLS 中包含了我的性能分析器。稍后我将通过另一个编辑添加一个独立的可重现代码。如您所见，大部分时间都花在了 SDIV

我有 Ubuntu 18.04 并安装了 Xilinx Vivado 2019.1。

安装很顺利，我将它安装在 home/Desktop 目录中，而不是通常的 opt/Xilinx 目录中。我想知道既然我已经安装了它，我该如何启动它。这是我拥有的文件Desktop/Xilinx：

非常感谢您的帮助！