Xilinx 系统生成器可用于原始 MATLAB 参考模型和实际硬件板之间的协同仿真。我们能否在原始 C++ 参考模型（在 HDL 的数据类型和算法优化之前）和 VIVADO HLS 中的实际硬件板之间遵循类似的程序进行协同仿真？
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我们可以！如果您已有 C++ 参考模型，您可以将其结果与在 FPGA 上加速的主机和设备端代码进行比较。我使用 OpenCL 中的主机/设备术语，这是 Vitis 目前用于 C++ FPGA 内核的术语。通常，通过 PCIe 到/从 FPGA 的所有缓冲区处理都由主机端代码完成，而数据由设备端代码操作。Vitis 和 SDAccel（早期版本）流程具有 FPGA 代码的软件仿真以及硬件仿真，这实际上是 xsim 对代码的主机和设备部分进行的联合仿真。最后，您可以在实际硬件板（例如 AWS F1 实例）上运行编译成比特流的 FPGA。你有你的 C++ 原始模型来比较 2 仿真和 FPGA 上的实际执行。
于 2020-06-22T21:11:18.713 回答