我在 Xilinx ISE 上使用 VHDL 在我的项目中生成寄存器传输逻辑的示意图。我知道 ISE 在吐出 RTL 和技术原理图之前进行了许多优化和门减少。我想要做的是将这些原理图的网表导出到某个文件中，这样我就可以将它用于我自己的程序。有没有办法做到这一点？我一直在阅读有关 ngc 文件的信息，但是合成时生成的 ngc 文件的内容绝对没有意义。
如果您以前这样做过，请告诉我，我很想看看这是如何完成的。如果在 ISE 上不可行，您能推荐一个可以做到的工具吗？
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EDIF是一种用于描述网表的行业标准格式 - 有许多解释它们的工具，您可以轻松地使用自己的工具，因为它是一种文档化的文本格式。
ngc2edif您可以通过运行ISE 套件中包含的赛灵思工具将 .ngc 转换为 edif 文件。