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我对“指定”的理解是它控制了从输入到输出的传播延迟。

所以 ..

我希望下面的代码在 118 处显示 'o' 变化 - 即当 'b' 更改时 108 之后的 10 个时间单位，但是在 115 处合并了 'b' 更改，这是更改后的 10 个单位。

>A T=   0  a  0  b  0  o  x
>B T=   0  a  0  b  0  o  x
 O T=  10  a  0  b  0  o  0
>A T= 105  a  1  b  0  o  0
>B T= 108  a  1  b  1  o  0
 O T= 115  a  1  b  1  o  2

我期待这个....

>A T=   0  a  0  b  0  o  x
>B T=   0  a  0  b  0  o  x
 O T=  10  a  0  b  0  o  0
>A T= 105  a  1  b  0  o  0
>B T= 108  a  1  b  1  o  0
 O T= 115  a  1  b  1  o  1
 O T= 118  a  1  b  1  o  2

我是否误解了“指定”？

见https://www.edaplayground.com/x/eBUY

module check(a,b,o);
  output wire [1:0] o;
  input [1:0]  a,b;

specify
    ( a => o ) = 10;
    ( b => o ) = 10;
endspecify

  assign o = a + b;

  always @ (a)
    $display (">A T=%4t  a %2d  b %2d  o %2d ", $time, a, b, o);
  always @ (b)
    $display (">B T=%4t  a %2d  b %2d  o %2d ", $time, a, b, o);
  always @ (o)
    $display (" O T=%4t  a %2d  b %2d  o %2d ", $time, a, b, o);

endmodule

module test;

  wire [1:0] o;
  logic [1:0] a,b;

  check t1(.a,.b,.o);


  initial begin
    a = 0;
    b = 0;
  end
  initial begin
    #105 a = 1;
  end
  initial begin
    #108 b = 1; // I EXPECT o TO CHANGE AS 108+10 BUT IT CHANGES AT 115
  end

endmodule

=========

更新 ...

似乎按我预期的方式工作的两种替代方法见下文和https://www.edaplayground.com/x/P7kB

module check(a,b,o);
  output reg [1:0] o;
  input [1:0]  a,b;

  // OPTION 1 - put the delays on the individual wires
  wire #10 a_delayed = a;
  wire #10 b_delayed = b;
  assign o = a_delayed + b_delayed;

  
  // OPTION 2
  // Use non-blocking with RHS delay as per https://www-inst.eecs.berkeley.edu/~cs152/fa06/handouts/CummingsHDLCON1999_BehavioralDelays_Rev1_1.pdf
  //  always @* 
  //    o <= #10 a + b;
  
  always @ (a)
    $display (">A T=%4t  a %2d  b %2d  o %2d ", $time, a, b, o);
  always @ (b)
    $display (">B T=%4t  a %2d  b %2d  o %2d ", $time, a, b, o);
  always @ (o)
    $display (" O T=%4t  a %2d  b %2d  o %2d ", $time, a, b, o);

endmodule

选项 1 和 2 都产生相同的输出......

>A T=   0  a  0  b  0  o  x 
>B T=   0  a  0  b  0  o  x 
 O T=  10  a  0  b  0  o  0 
>A T= 105  a  1  b  0  o  0 
>B T= 108  a  1  b  1  o  0 
 O T= 115  a  1  b  1  o  1 
 O T= 118  a  1  b  1  o  2

有没有更好的方法让单个输入到输出传播延迟起作用？

顺便说一句，这个问题实际上是这个问题的动机更复杂的用例的一部分。我正在创建一个 74HCT151 的定时模型，并希望定时准确，因为我想生成已发布的定时暗示的稳定毛刺。

我应该为此创建一个单独的问题吗？

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1 回答 1

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指定路径延迟有两种形式；并联a=>o和全连接a*>o。_ 并联与写a[0] => o[0]和相同a[1] => o[1]。没有来自 的路径a[0] => o[1]，对于 也是如此b[0]=>o[1]。

在您的测试用例中，您正在更改a[0]and b[0]，但是o[1]正在更改，因为没有路径，所以延迟为 0。此外，LRM第 30.7 节说

在时间上比模块路径延迟更接近的两个连续预定转换被视为一个脉冲。默认情况下，模块路径输出上的脉冲被拒绝。

这就是为什么o直接从0到2。您需要使用完整连接。

顺便说一句，我无法在EDAPlayground上获得 Icarus Verilog以匹配您的结果，或者在更改=>为时给我正确的结果*>，但所有其他模拟器都有效。

更新

您的选项 1 过滤输入故障。如果a或b有小于 10 个时间单位的毛刺，这些毛刺将被过滤掉。您的选项 2 通过所有输出毛刺，甚至 0 延迟毛刺。如果您想要真实的脉冲滤波，您必须使用specify路径延迟，$PATHPULSE并且显然iverilog 没有正确实现。

于 2020-09-27T06:26:49.187 回答