我想知道是否有任何方法可以将单行二维数组值作为输入传递给 Verilog 中的模块。
假设我的数组是这样定义的:
reg[15:0] arr[0:9][0:63];
...
...
mod1 m(..., arr[5], ....);
mod1
具有以下定义:
module mod1 (..., input[15:0] arr[0:63],...);
...
...
endmodule
我使用 icarus verilog 作为我的编译器。当我使用该标志进行编译时-g2012
,它会引发以下错误:
assert: elaborate.cc:1456: failed assertion rval_net->pin_count() == prts[0]->pin_count()
有人可以帮我弄这个吗?