specman - Specman e：有没有办法将 simple_port 的 hdl_path 连接到否定的 verilog 端口？

Question

我有一个signal_map带复位端口。许多环境都使用本signal_map机。问题是复位端口总是低电平有效，但在一种环境中它是高电平有效。对于所有将复位端口称为低电平有效的环境，已经有很多通用逻辑，我想按原样使用。我可以将端口连接到否定的verilog端口（它将解决我所有的问题）？像这样的东西：

keep reset_port.hdl_path() == not "reset_port_in_verilog";

附加的复杂性：signal_map单位已经有hdl_path，即实际reset_port.hdl_paht()是"~my_design_module.some_long_path.reset_port_in_verilog"

你会怎么做？感谢您的任何帮助

Answer 1

我认为唯一的解决方案是举办不同的活动。也许是这样的 -

type env_name_t : [ENV_0, ENV_1, ENV_2];

// for most monitors:
unit monitor {
    name : env_name_t;
    !smp : signal_map;
    event reset is rise(smp.reset_sig$);
};

extend ENV_1 monitor {
    event reset is only fall(smp.reset_sig$);
};

Answer 2

你的意思是在你的大多数环境中，你希望有类似的东西

event reset is fall(reset_port$);

在一个环境中，有

event reset is only rise(reset_port$);

?