0

我正在尝试做一个非常基本的硬件模块/测试台来掌握 Verilog。我试图实现一个全加器。

如果我没记错的话，你有三个输入，立即加数 a 和 b 以及从 2^n-1 位进位的进位。

输出是求和和进位（可以作为基本加法器中另一个模块的进位或调用非进位先行的任何方法。）

如果我没记错的话，输出逻辑是

总和 = (a&b) | (a&cin) | (b&cin) // 或全部三个，由这些中的任何一个覆盖

cout = a ^ b ^ cin

这是完整的加法器模块

module FullAdder(
a,
b,
cin,
sum,
co
);

input a;
input b;
input cin;
output sum;
output co;

//wire a;
//wire b;
//wire ci;
wire sum;
wire co;


//At least two
assign co = (a & b) | (a & cin) | (b & cin);

//one or three 
assign sum = a ^ b ^ cin; //(a & ~b & ~cin) | (~a & b & ~cin) | (~a & ~b & cin) | (a & b & cin);


endmodule

这是测试台

module HalfAdderTB();
reg a_in;
reg b_in;
reg cin_in;
wire s_out;
wire cout_out;

FullAdder DUT(
        a_in,
        b_in,
        cin_in,
        s_out,
        cout_out
        );

initial begin
        a_in = 1'b0;
        b_in = 1'b0;
        cin_in = 1'b0;
        #20

        a_in = 1'b0;
        b_in = 1'b0;
        cin_in = 1'b0;
        $display("a: %d, b: %d, cin: %d", a_in, b_in, cin_in);
        $display("s: %b, cout: %b", s_out, cout_out);
        #20

        a_in = 1'b0;
        b_in = 1'b0;
        cin_in = 1'b1;
        $display("a: %d, b: %d, cin: %d", a_in, b_in, cin_in);
        $display("s: %b, cout: %b", s_out, cout_out);
        #20

        a_in = 1'b0;
        b_in = 1'b1;
        cin_in = 1'b0;
        $display("a: %d, b: %d, cin: %d", a_in, b_in, cin_in);
        $display("s: %b, cout: %b", s_out, cout_out);
        #20

        a_in = 1'b0;
        b_in = 1'b1;
        cin_in = 1'b1;
        $display("a: %d, b: %d, cin: %d", a_in, b_in, cin_in);
        $display("s: %b, cout: %b", s_out, cout_out);
        #20

        a_in = 1'b1;
        b_in = 1'b0;
        cin_in = 1'b0;
        $display("a: %d, b: %d, cin: %d", a_in, b_in, cin_in);
        $display("s: %b, cout: %b", s_out, cout_out);
        #20

        a_in = 1'b1;
        b_in = 1'b0;
        cin_in = 1'b1;
        $display("a: %d, b: %d, cin: %d", a_in, b_in, cin_in);
                                                                                   2,1            4%
 a_in = 1'b1;
        b_in = 1'b1;
        cin_in = 1'b0;
        $display("a: %d, b: %d, cin: %d", a_in, b_in, cin_in);
        $display("s: %b, cout: %b", s_out, cout_out);
        #20

        assign a_in = 1'b1;
        assign b_in = 1'b1;
        assign cin_in = 1'b1;
        $display("a: %d, b: %d, cin: %d", a_in, b_in, cin_in);
        $display("s: %b, cout: %b", s_out, cout_out);
        #20
        $finish;
end
endmodule

我的输出看起来像这样

a：0，b：0，cin：0

s：0，cout：0

a：0，b：0，cin：1

s：0，cout：0

a：0，b：1，cin：0

s：1，cout：0

a：0，b：1，cin：1

s：1，cout：0

a：1，b：0，cin：0

s：0，cout：1

a：1，b：0，cin：1

s：1，cout：0

a：1，b：1，cin：0

s：0，cout：1

a：1，b：1，cin：1

s：0，cout：1

我相信我的代码中的逻辑语句与我在上面写的布尔方程相匹配。我对自己的逻辑很有信心。我似乎无法弄清楚 Verilog 有什么问题。我是否错过了全加器测试台的计时和输入？

4

1 回答 1

1

您的代码很好，但是由于$display声明，您得到了这个奇怪的结果。如果您使用$strobe而不是$display. 您还可以使用$monitor来显示结果。原因是display语句会立即执行，因此您的输出还不会使用新值更新，而strobe只会在某个时间瞬间结束时执行，因此您的输出到那时就会更新。监视器用于在值发生变化时自动显示值。

由于您刚刚开始使用verilog，我建议您通过此链接了解各种显示语句在verilog中的工作方式，并通过此链接了解特定时间瞬间语句的执行顺序，以便您可以更好地规划你的代码

于 2018-02-13T01:56:28.153 回答