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我想弄清楚如何在我的 iCE40HX-8K 分线板上使用块 RAM。我想以 512x8 配置访问它，据我从文档中可以看出，IceStorm 项目支持它，但我无法让它像我预期的那样工作。

如果我理解正确，将 READ_MODE 参数设置为 1 的 SB_RAM40_4K 原语初始化应该将块设置为 512x8 读取模式，该模式使用 9 位读取地址，并在每个地址读取 8 位数据。

这是我能想到的最简单的例子。它设置了一个带有一些预初始化内存的 SB_RAM40_4K，并直接读取板载 LED 的引脚。

hx8kboard.pcf

set_io leds[0] B5
set_io leds[1] B4
set_io leds[2] A2
set_io leds[3] A1
set_io leds[4] C5
set_io leds[5] C4
set_io leds[6] B3
set_io leds[7] C3
set_io clk J3

顶部.v

module top (
  output [7:0] leds,
  input clk
);

//reg [8:0] raddr = 8'd0;
reg [8:0] raddr = 8'd1;

SB_RAM40_4K #(
  .INIT_0(256'h00000000000000000000000000000000000000000000000000000000_44_33_22_11),
  .WRITE_MODE(1),
  .READ_MODE(1)
) ram40_4k_512x8 (
  .RDATA(leds),
  .RADDR(raddr),
  .RCLK(clk),
  .RCLKE(1'b1),
  .RE(1'b1),
  .WADDR(8'b0),
  .WCLK(1'b0),
  .WCLKE(1'b0),
  .WDATA(8'b0),
  .WE(1'b0)
);

endmodule

raddr == 0 时的 LED 输出

           \|/             \|/
O   O   O   O   O   O   O   O

raddr == 1 时的 LED 输出

       \|/ \|/         \|/ \|/
O   O   O   O   O   O   O   O

我认为 512x8 模式下的地址 1 将是 RAM 中的第二个 8 位，即8'h22or 8'b0010010。相反，我得到8'h33or 8'b00110011。经过一点实验，这似乎是 16 位读取的低 8 位。

我不确定我哪里出错了。任何帮助理解这里发生的事情将不胜感激。谢谢！

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1 回答 1

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这个问题实际上与 Yosys 或 Project IceStorm 无关。IceStorm 流和 Lattice iCEcube2 流使用的SB_RAM40_4K INIT_*参数格式相同。然而，Lattice 在记录这种格式方面做得非常糟糕。否则，我只会将您指向正确的 Lattice 文档.. :)

您对 512x8 模式感兴趣。首先，您需要知道在 512x8 模式下，仅使用.RDATA()和的偶数位.WDATA()（而不是 8 LSB 位，正如您的代码所建议的那样！）。

每个参数中的数据.INIT_*存储为 16 个 16 位字。in 的最低 16 位字.INIT_0()在其偶数位中包含位于 addr 0 处的 8 位字，在其奇数位中包含位于 addr 256 处的 8 位字。

中的下一个 16 位字.INIT_0()包含字 1 和 257。中的最低 16 位.INIT_1()包含字 16 和 272，依此类推。

研究这类东西的最简单方法可能是读取 中的SB_RAM40_4K仿真模型/usr/local/share/yosys/ice40/cells_sim.v，或者简单地让 Yosys 推断内存并观察 yosys 的作用。例如下面的设计：

module test(input clk, wen, input [8:0] addr, input [7:0] wdata, output reg [7:0] rdata);
  reg [7:0] mem [0:511];
  initial mem[0] = 255;
  always @(posedge clk) begin
        if (wen) mem[addr] <= wdata;
        rdata <= mem[addr];
  end
endmodule

运行时将产生以下输出yosys -p 'synth_ice40; write_verilog' test.v：

(* top =  1  *)
(* src = "test.v:1" *)
module test(clk, wen, addr, wdata, rdata);
  (* src = "/usr/local/bin/../share/yosys/ice40/brams_map.v:255" *)
  (* unused_bits = "0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15" *)
  wire [15:0] _0_;
  (* src = "test.v:1" *)
  input [8:0] addr;
  (* src = "test.v:1" *)
  input clk;
  (* src = "test.v:1" *)
  output [7:0] rdata;
  (* src = "test.v:1" *)
  input [7:0] wdata;
  (* src = "test.v:1" *)
  input wen;
  (* src = "/usr/local/bin/../share/yosys/ice40/brams_map.v:277|/usr/local/bin/../share/yosys/ice40/brams_map.v:35" *)
  SB_RAM40_4K #(
    .INIT_0(256'bxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx1x1x1x1x1x1x1x1),
    .INIT_1(256'hxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx),
    .INIT_2(256'hxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx),
    .INIT_3(256'hxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx),
    .INIT_4(256'hxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx),
    .INIT_5(256'hxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx),
    .INIT_6(256'hxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx),
    .INIT_7(256'hxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx),
    .INIT_8(256'hxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx),
    .INIT_9(256'hxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx),
    .INIT_A(256'hxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx),
    .INIT_B(256'hxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx),
    .INIT_C(256'hxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx),
    .INIT_D(256'hxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx),
    .INIT_E(256'hxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx),
    .INIT_F(256'hxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx),
    .READ_MODE(32'sd1),
    .WRITE_MODE(32'sd1)
  ) \mem.0.0.0  (
    .MASK(16'hxxxx),
    .RADDR({ 2'h0, addr }),
    .RCLK(clk),
    .RCLKE(1'h1),
    .RDATA({ _0_[15], rdata[7], _0_[13], rdata[6], _0_[11], rdata[5], _0_[9], rdata[4], _0_[7], rdata[3], _0_[5], rdata[2], _0_[3], rdata[1], _0_[1], rdata[0] }),
    .RE(1'h1),
    .WADDR({ 2'h0, addr }),
    .WCLK(clk),
    .WCLKE(wen),
    .WDATA({ 1'hx, wdata[7], 1'hx, wdata[6], 1'hx, wdata[5], 1'hx, wdata[4], 1'hx, wdata[3], 1'hx, wdata[2], 1'hx, wdata[1], 1'hx, wdata[0] }),
    .WE(1'h1)
  );
endmodule

（一直向右滚动可查看为初始化生成的初始化模式mem[0] = 255。）

于 2017-01-06T15:53:59.300 回答