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我是 verilog 的新手，我正在尝试构建一个模拟直接映射缓存的 verilog 代码。在编译过程中一切正常，但 testbench 模块似乎没有执行“内存”模块（实例）。输出变量总是未知的，除了那些我在测试台本身中赋值的变量，甚至是我在主模块中填满数据的 RAM 寄存器。你认为这似乎是什么问题？提前致谢 这是实例模块代码：

module Memory (outdata,address,indata,RE,WE);
input [31:0]address;
input [31:0]indata;
output reg [31:0]outdata;
input RE,WE;
//Declared the inputs and outputs
reg[31:0]RAM[0:1023];
reg[19:0]tag[0:1023];
reg valid [0:1023];
reg [31:0]Data[0:1023];
//Defined the registers that were supposed to be modules
//Divided the cache into tag,data and valid
//Starting thr Reading Process
always @ (RE or WE)
begin
  if (RE==1)
  begin
    if (address[31:12] == tag [address[11:2]])
    begin
      if (valid[address[11:2]] ==1)
      begin
        outdata = Data[address[11:2]];
      end
      else if (valid[address[11:2]] ==0) //Read from RAM
      begin
        Data[address[11:2]] = RAM [address];
        valid[address[11:2]] =1;
        outdata = Data[address[11:2]];
      end
    end
    if (address[31:12] != tag [address[11:2]])
    begin
      Data[address[11:2]] <= RAM [address];
      tag[address[11:2]] <= address [31:12];
      valid[address[11:2]] =1;
      outdata <= Data[address[11:2]];
    end
  end
  //Starting the Writing Process
  else if (WE==1)
  begin
    if(address[31:12]==tag[address[11:2]]) //Hit
    begin
      Data[address[11:2]]<=indata;
      valid[address[11:2]] =1;
      RAM[address]<=indata;
    end
    if (address[31:12] != tag [address[11:2]])//Miss
    begin
      RAM[address]<=indata;
    end
  end
end
initial
begin 
  $readmemb("D:\Verilog Project Data/MyMemory.txt",RAM);
end
endmodule
// Filling up the RAM

这是一个模块，我在其中将要填充 RAM 的数据写入文件：

module WritingToMemory;
reg[31:0]i;
integer file;
initial
begin
  i=0;
  file = $fopen("D:\Verilog Project Data/MyMemory.txt");
  $fmonitor(file,"%b\n",i);
  for(i=0; i<1024; i=i+1)
  begin
    #1
    i=i;
  end
end
endmodule

测试台模块：

module TestBench;
reg[31:0]address;
reg[31:0]indata;
reg RE;
reg WE;
wire[31:0]outdata;
initial
begin
  $monitor("address= %b, Inputputdata= %b, Outputdata= %b, Data=%b,  RAMdata=%b",
            address,indata,outdata, Data[address[11:2]],RAM[address]);
  #10
  RE = 1;
  address = 0;
  #10
  RE=1;
  address =0;
  #10
  RE=1;
  address=0;
end
Memory M1(outdata,address,indata,RE,WE);
endmodule
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1 回答 1

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你确定你模拟了这个？它不会在当前状态下编译。下次您可以缩进您发布的代码吗？

回答你的问题，有三个问题：

1）您只初始化 RAM，Tag 和 Valid 数组都是 x。在真正的硅片中，您的硬件将是完全不可预测的。在可以使用缓存之前，必须初始化标签和有效位。现在你知道为什么了；）

2）您的测试台实际上只生成一个事务。你写了：

#10
RE = 1;
address = 0;
#10
RE=1;
address =0;
#10
RE=1;
address=0;

由于在第一次赋值后，RE 和地址都不会改变，因此该always @ (RE or WE) 语句永远不会再次被触发。您需要让 RE 回到 0 或更改地址。或者，在实际缓存的行为中更有可能引入时钟。

3) always @ (RE or WE)也是不正确的，因为地址不是敏感列表的一部分。这将导致内存仅在选通被激活时锁存地址，这在您的实现中可能正确也可能不正确。这是引入时钟的另一个很好的理由

于 2016-11-07T00:29:44.393 回答