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谁能帮我为以下代码编写verilog测试台代码！我试过了，但它不起作用！它是具有单个时钟的 fifo（先进先出）的代码。我用icarus模拟器

先进先出4：

`timescale 1ns/10ps

module fifo4(clk, rst, clr,  din, we, dout, re, full, empty);

parameter dw = 8;

input       clk, rst;
input       clr;
input   [dw:1]  din;
input       we;
output  [dw:1]  dout;
input       re;
output      full, empty;




reg     [dw:1]  mem[0:3];
reg     [1:0]   wp;
reg     [1:0]   rp;
wire    [1:0]   wp_p1;
wire    [1:0]   wp_p2;
wire    [1:0]   rp_p1;
wire        full, empty;
reg     gb;


always @(posedge clk or negedge rst)
    if(!rst)    wp <= #1 2'h0;
    else
    if(clr)     wp <= #1 2'h0;
    else
    if(we)      wp <= #1 wp_p1;

assign wp_p1 = wp + 2'h1;
assign wp_p2 = wp + 2'h2;

always @(posedge clk or negedge rst)
    if(!rst)    rp <= #1 2'h0;
    else
    if(clr)     rp <= #1 2'h0;
    else
    if(re)      rp <= #1 rp_p1;

assign rp_p1 = rp + 2'h1;


assign  dout = mem[ rp ];


always @(posedge clk)
    if(we)  mem[ wp ] <= #1 din;


assign empty = (wp == rp) & !gb;
assign full  = (wp == rp) &  gb;


always @(posedge clk)
if(!rst)            gb <= #1 1'b0;
else
if(clr)             gb <= #1 1'b0;
else
if((wp_p1 == rp) & we)      gb <= #1 1'b1;
else
if(re)              gb <= #1 1'b0;

endmodule
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在EDA Playground上有一些使用 Icarus 模拟的 RAM 测试台示例，您可以将其用作起点：

  1. Verilog 测试平台
  2. Python 测试平台
  3. MyHDL设计和测试平台

从根本上说，您需要决定您要测试的内容、如何生成测试向量来运行您的 FIFO 以及如何验证您的 FIFO 是否按预期运行。后者可以像查看波形一样简单，但构建一个不需要手动检查的自检测试平台要好得多。

另外值得指出的是，#1在您的代码中使用延迟通常表明有问题。

于 2014-03-21T14:28:08.267 回答